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针对4G无线基础设施的分立SerDes解决方案
日期:2010-04-14     作者: 德州仪器 来源:维库开发网

        高端、时尚的智能手机及其与之相关的领域都表明这样一个事实:广大消费者需要能够帮助他们无缝地获取信息和联系家人及朋友的移动宽带和应用。因此,移动宽带毫无疑问就成为当今电信业增长的引擎。近几年,尽管经济发展出现下滑,但电信运营商们在无线数据收入方面却获得了巨大的增长。上网本和HSDPA-USB DONGLE芯片的急剧增长也表明消费者需要随处可得的移动宽带,而不仅仅是在家里和办公室。

        今天的移动互联网缺少的是精彩体验。消费者在其移动设备*问数据时,仍然对下载速度或视频/图象质量感到失望。诸如播客以及在线游戏等应用都需要有更快的连接速度和更短的延迟。更快速且可靠的连接将有助于开发基于云计算的应用,从而让我们的移动办公体验不再受限于移动设备的硬件处理能力。

        未来五到十年,移动运营市场的增长机会是抓住那些会定制移动宽带服务的 30 亿用户。增长也可能会来自于另一类设备,例如:IPTV、数码相机等,这些设备拥有移动宽带接入功能,并能提供一些新型服务,从而为移动运营商带来更多的收入。

        为了满足这种高涨的需求,提供更快速、可靠和低延迟的网络接入,全世界的网络运营商们都期望部署 4G网络,而长期演进 (LTE) 则是一个全球领跑者。有时LTE也被称为第四代通信技术 (4G),其设计旨在提高移动电话网络的容量和速度。LTE 规范拥有至少 100 Mbps 的下行峰值速率,至少50 Mbps的上行峰值速率,以及低于10ms的无线接入网络 (RAN) 往返延迟。LTE还利用一些诸如波束形成等先进天线技术概念,实现更广的覆盖范围。通过多天线解决方案(例如多输入多输出 (MIMO)),可获得高峰值数据速率。

        拥有一种新标准的所有优异特性是一方面,但无线和移动网络运营商们都面对投入资金和建设网络的不断挑战,这些网络在满足带宽爆炸性需求方面都需要“面向未来”。网络运营商必须选择最具成本效益的 4G 网络演进方案。基于LTE 等 4G 标准部署网络所需的网络升级,不仅仅要平衡新频谱的使用限制,而且还要充分利用现有频谱。为了有效控制标准演进的复杂性,一种分布式开放基站构架概念应运而生,其旨在提供一种灵活、低成本和高可扩展模块化的无线接入演进管理环境。

        如图 1a 所示,传统的基站部署要求将射频设备控制 (REC) 和射频设备 (RE) 与天线塔安装在一个封壳中。实事表明,这种方法体积大、功耗高,从而带来较高的部署成本,因此并不利于网络提供商。此外,这种构架还会在连接天线和 RE 的线缆上产生信号损耗。

        如图 1b-1c 所示,分布式基站构架 (DBSA) 消除了 RF 收发器对基站其他部分的依赖。这种构架允许 RE 迁至靠近其各自天线的地方,这样便将 RE 和天线之间的电气损耗降低到最小(请参见图1b),从而降低 RF 功率放大的成本。DBSA 还允许使用各种 RE 网络拓扑结构,例如:链状、环状或树状(如图1c 所示)。由于射频设备可以相互组网在一起,无需每个 RE 都连接一个 REC,因此这种方法保证了一种相对较小的网络部署尺寸。

        开放式基站构架联盟 (OBSAI) 和通用公共无线接口 (CPRI) 标准可满足射频设备控制和射频设备以及 DBSA 中射频设置组网之间的基带数据通信。通过标准化 REC 和 RE 之间的接口,来自不同厂商的 REC 和 RE 设备均可以混合使用和匹配。与此同时,支持 2G/3G/4G 的 REC 可以与不同的 RE 通信,从而实现组合、并发多标准运行,并减少设备升级需求。CPRI 和 OBSAI 在射频设备控制和射频设备之间规定了一种高速串行接口,可进行基带数据传输(I/Q 数据),并使用相同接口实现通信命令/控制和同步(主要针对 RE 网络)信息。

        图 2 显示了 DBSA 的信号流。观察正向链接的 RE,OBSAI/CPRI 数据被一个SerDes 恢复,其将高速串行数据转换为并行数据,然后将该数据传输给一个 FPGA。FPGA 对 OBSAI/CPRI 逻辑进行处理,并将 I/Q 基带采样传输给一个数字上变频器,其将该 I/Q 基带采样调制到一个数字 IF 载波上。之后,上变频后的数据通过一个数据处理引擎,以降低波峰因数,并以数字方式前置补偿信号,从而对功率放大器中的旁瓣生成进行补偿,同时确保功率放大器能够运行在线性区域。

        在反向链接中,射频单元包含所有模拟功能,以下变频 RF 频带至中频,然后数字下变频各个载波至基带同相正交 (I/Q) 对采样。多路复用基带采样 (I/Q) 与正向和反向链接中的控制和管理数据,均通过一个 SerDes 器件(例如:TI 的 TLK3134等)被串行化,然后通过光纤光缆传输。

        在 4G 演进以及提供更快、更可靠数据接入的迫切需求方面对 DBSA 进行分析,便引出了另外一个问题。随着正向链接和反向链接数据速率的增长,以及越来越多的网络用户转向高带宽应用(如:电视点播等),REC 和 RE 之间的串行数据速率也相应增长。REC 和 RE之间的串行数据速率 (SDR} 计算可以使用方程式1:

        对于一个八天线波束形成 LTE 系统来说,方程式 3 的 SDR 会增加一倍,达到 9.8Gbps。因此,I-Q 采样宽度、信道带宽或者天线载波数的增加,都会直接带来 REC 和 RE 之间串行数据速率的增长。对于那些制造设备的网络设备厂商而言,使用 LTE 演进必须将串行数据速率从普通的 *.4Mbps 速率提高至 9.8Gbps 或12.2Gbps,认识到这一点非常重要。DBSA的高 SDR 在光缆的两端都要求更高性能的 SerDes,旨在获得稳健的时钟数据恢复,并符合 CPRI 或 OBSAI 标准的抖动规范。为了深入挖掘 4G 的 SerDes 和数据处理期望值,让我们对 CPRI/OBSAI 的协议栈进行分析。

        图3a显示了 CPRI 协议层栈。一般而言,物理层由固定功能组成,其在多个协议中都很常见。CPRI/OBSAI 协议层的固定功能物理层部分实施为一个硬宏,以满足苛刻的时序收敛要求。但是,逻辑层往往具有更高的可定制性。逻辑层升级是为了紧跟新标准演进,以及满足网络设备厂商想通过专有功能创造其自有增值特性的愿望。FPGA 一般会在实施 CPRI/OBSAI 接口的逻辑层部分,提供理想的灵活性。可以对 FPGA 的逻辑元件编程,以支持自定义逻辑层。

        随着网络设备厂商转向 4G 部署,他们将要面对的状况是,他们不仅仅要求实现逻辑层所需的相同灵活性,而且要求能够满足高 SDR 所需的高 SerDes 性能。网络设备厂商们可选择购买一款带有集成SerDes的 FPGA,或者购买一个 FPGA 和分立的 SerDes, 然后将它们连接起来,如图 3b 所示。

        选择分立 SerDes-FPGA还是集成 SerDes-FPGA方案的决定性因素可能包括:两者成本对比;两者性能对比;对特殊 FPGA平台的熟悉程度;集成方案的面积节省。

        图 4 显示了一个实例,其中一个 2G/3G/4G 基站或 REC 被连接到分别服务于三个部分的 RE。本例中的三个 CPRI 链路在*.4Mbps、3Gbps 和 9.8Gbps 线速率下获得配置,假设 9.8Gbps 是更新的 SDR,用以支持 4G。

        情况 A:网络设备厂商使用分立 SerDes-FPGA方案,并已在FPGA 平台学习周期中投入了时间和资源。要在这种情况下支持 9.8Gbps,方法如下:厂商升级 SerDes,并继续使用相同的 FPGA 平台。这种方法的优点是可获得规模经济,因为图 4 所示的所有三个 RE 部分均可具有类似的 FPGA,并且仍工作在不同的SDR 下。利用这种方法,厂商不必改变 FPGA 平台,也不必经历一个学习周期。

        情况 B:网络设备厂商正使用一种低成本的低端 FPGA,其集成了 SerDes 功能。要在这种情况下支持 9.8Gbps,厂商有三种选项:1)转向一家不同厂商生产的 9.8Gbps 高端 FPGA(集成 SerDes)。该方法的缺点是成本更高,同时厂商必须经历新 FPGA 平台的学习周期。2)转向具有价格竞争优势的相同厂商生产的 9.8Gbps FPGA(集成 SerDes)。缺点:性能问题。3)从相同厂商那里购买一种不带 SerDes 的 FPGA,从而将系统划分为 FPGA +分立 SerDes。优点:通过转向使用一种不带 Serdes 的 FPGA 节省了成本;继续使用熟悉的 FPGA 平台,如图4中实例所示;可划分为具有分立 SerDes 三个 RE 部分,同时通过使用相同的 FPGA 推动了规模经济。缺点:分立 Serdes 和 FPGA 解决方案可能需要更多的 PCB 面积。

        情况 C:网络设备厂商正使用一种集成 Serdes 的高端 FPGA。要在这种情况下支持 9.8Gbps,厂商有三种选项:1)转向由相同厂商生产且支持 9.8Gbps 的FPGA(集成 SerDes)。缺点:厂商可能必须为 9.8Gbps SerDes 的 FPGA 支付非常高的费用。2)转向不同厂商生产的低端 FPGA(集成 SerDes),但要支持 9.8Gbps。缺点:学习周期、性能问题且缺少降低成本的规模经济。3)通过从同一家厂商那里购买没有 Serdes 的 FPGA,将系统划分为 FPGA +分立 SerDes。优点:与“情况 B”相似。

        在诸如 9.8Gbps 或 12Gbps 等高 SDR条件下,满足稳健的时钟数据恢复、抖动容限、信号调理和信号完整性要求会带来诸多设计挑战,对分立 SerDes 设计是这样,更不用说是集成 SerDes 的 FPGA 设计了,其敏感模拟电路与数字逻辑元件模块的噪声隔离会带来更大的挑战。有时,为了达到规定性能,集成 SerDes 的 FPGA 会要求高成本的电源滤波以及压控晶振与低成本晶振的使用问题。这些要求都增加了实施的成本。总之,在 FPGA 中集成 Serdes 会增加一定的成本,同时由于高 SDR 的集成挑战增加,因此该成本可能会升高。这就是为什么即使在 3Gbps 数据速率或者更低数据速率情况下,分立 SerDes-FPGA也比集成 SerDes-FPGA方案具有更高成本效益的主要原因之一。

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